RTL 설계 (Verilog/SystemVerilog HDL) High-Level Algorithm 검증 및 모델링 (Python, C) ISP (Image Signal Processing) IP 설계 DSP (Digital Signal Processing) IP 설계
자격사항
석사 이상 (전자공학, 반도체공학 관련 전공) Verilog/SystemVerilog 기반 RTL 설계 및 시뮬레이션 경험 디지털 회로 설계 경험 (Safety, ISP, DSP, Controller 등 IP/블록 단위) 디지털 집적회로(합성, gate-level) 개념 및 설계 흐름에 대한 이해
우대사항
Synthesis / STA 경험자 Automotive Safety 회로 설계 경험자 (ISO 26262 이해 보유자) CMOS 이미지 센서 설계 경험자 High-level algorithm을 RTL로 구현한 경험자 영어 기술 문서 작성 및 고객사 커뮤니케이션 가능자